طراحي يك نمونه بردار و نگهدار CMOS با خطاي نگه داري كم و توان مصرفي پايين

در اين مقاله يك مدار نمونه بردار و نگه دار S/H با مصرف توان كم و خطاي نگه داري بسيار پايين ارائه مي شود. ساختار اين مدار نمونه بردار و نگه دار، ساختار شبه تفاضلي است كه در تكنولوژي CMOS 0.18μm پياده سازي مي شود. هم چنين در اين مدار از سوئيچ هاي بوث استرپ به منظور قابليت كار در ولتاژهاي پايين استفاده شده است. به علاوه استفاده از سوئيچ هاي بوت استرپ باعث مي شود كه خطاي نمونه برداري و نگه داري و هم چنين خطاهاي درون خور ساعت و گام نگه داري به ميزان چشم گيري كاهش يابد. در اين مدار با استفاده از آپ امپ تك خروجي به كار رفته كه با ولتاژ تغذيه 1.5V كار مي كند، توان مصرفي تا حد زيادي نسبت به طرحهاي مشابه كاهش يافته است. از ديگر ويژگي هاي مدار پيشنهادي مي توان به پهناي باند بالاي نمونه برداري و درصد اعوجاج هارمونيكي پايين اشاره نمود.