معرفي و شبيه سازي يك نانو ترانزيستور نوين عمودي تونلزني بر روي زيرلاية SOI با عكس شيب ناحيه زير آستانه بهبود يافته

Simulation of a Novel Vertical-Tunneling FET on SOI Substrate with Improved Subthreshold Slope

ساختار جديدي از ترانزيستورهاي تونل زني عمودي بر روي زيرلايه SOI معرفي گرديده است كه عكس شيب ولتاژ - جريان ناحيه زير آستانه ( عامل S )آن كمتر از مقدار ايده آل آن در ترانزيستورهاي ماسفت معمولي است . چنين ساختاري قبلاً بر روي زيرلايه هاي سيليكاني ساخته و مدل سازي گرديده است كه در آن متوسط عكس شيب ناحيه زير آستانه بالاتر از 60 ميلي ولت بر دهه در دماي اتاق است . در اين مقاله ، ما سعي كرده ايم با شبيه سازي اين افزاره بر روي زيرلايه ي SOI ( سيليكان بر روي عايق ) ، مقدار گزارش شدةS را به يك سوم آن كاهش دهيم . اين ساختار جريان را از طريق كنترل تونل زني الكترون از باند ظرفيت به باند هدايت ناحية سيليكون ذاتي كنترل مي كند . با جايگزيني زيرلاية عادي با زيرلاية SOI ، خروج الكترون هاي تشكيل دهندة جريان تونل زني از ناحية تخلية بين سورس و سيليكان ذاتي، آسانتر صورت مي گيرد و رفتار منحني لگاريتمي جريان بر حسب ولتاژ و در نتيجه عامل s بهبود مي يابد.

We report a novel structure of vertical tunneling transistor on SOI substrate with an inverse subthreshold slope (S-factor) of below 60 mv/dec at room temperature. Similar structure with a S factor of above 60 mv/dec has been fabricated and simulated before. In this paper, we have simulated this device on SOI (Silicon on Insulator) substrate with the S-factor, one third of the device on Si substrate. The device controls the current via tunneling of electron from conductance band to valence band of intrinsic silicon. By replacing the Si substrate with SOI one, depleting of electron from depletion region of Source- Intrinsic is done easier and thus the Sfactor is improved