طراحي معماري BIST جهت تست و مكان يابي خطا در LUTs در FPGAs بر پايه SRAM

BIST architecture for Testing and diagnosis of LUT in SRAM-based FPGAs

امروزه آزمون قطعات ديجيتالي، از اهميت خاصي برخوردار است. از اين رو روش‌هاي زيادي، جهت تست خطا ارائه شده است. يكي از بهترين روش‌ها، خودتست‌كنندگي داخلي است. ما در اين مقاله يك روش مقايسه‌اي جهت پياده سازي اين نوع آزمون، بر روي LUTsتراشه‌ي صنعتي FPGA ارائه داده‌ايم. جهت بررسي اين روش، ما به كمك نرم افزار قدرتمند H_SPICE آزمون ارائه شده را بر روي LUTها با دقت 45 نانومتر پياده سازي كرديم. از مزاياي اين روش مي-توان به پوشش بالاي خطا و كاهش هر گونه احتمال خطا اشاره كرد.

Nowadays testing of FPGA chips is of great concern. Various methods have been developed for this goal, among them Built-in Self-Test (BIST), has very good performance. In this paper, we present a comparative approach to make an exhaustive test of LUTs as an important part of FPGA chip. The proposed BIST architecture has been simulated in HSPICE based on 45-nm CMOS technology. Results show high testing coverage along with acceptable area and performance overheads