شماره ركورد كنفرانس :
4849
عنوان مقاله :
پياده‌سازي واحد زمان‌بند واسط شبكه AFDX بر روي FPGA
پديدآورندگان :
بنايي مهتاب Mahtab.Banaei@gmail.com پژوهشگر، پژوهشكده اويونيك، دانشگاه صنعتي اصفهان , رحمانيان شهاب‌الدين Rahmanian@cc.iut.ac.ir استاديار پژوهشكده اويونيك، دانشگاه صنعتي اصفهان
كليدواژه :
گذرگاه AFDX , زمان بندي , پياده سازي سخت افزاري , FPGA
عنوان كنفرانس :
چهارمين كنفرانس ملي اويونيك ايران
چكيده فارسي :
AFDX يك استاندارد براي شبكه ارتباطي ايمن بر مبناي اترنت و پروتكل هاي UDP/IP است كه وجود ويژگي هايي مانند افزونگي و لينك‌هاي مجازي باعث ايجاد قابليت اطمينان بسيار بالا در آن مي شود. با اين وجود اگر طراحي شبكه و اجزاء آن به درستي انجام نشود، تحت شرايط خاص ممكن است خطايي در انتقال اطلاعات ايجاد شود. يكي از راه هاي كاهش احتمال رخداد خطا، افزايش دقت زمان‌بندي ارسال بسته‌ها در لينك‌هاي مجازي شبكه AFDX است. در اين مقاله روش جديدي براي پياده‌سازي يك زمان بند با دقت بالا ارائه مي شود و بر روي FPGA به صورت سخت افزاري پياده سازي شده و ميزان منابع سخت افزاري مورد نياز ارائه مي شود.
