568

پياده سازي عملگرهاي جمع و ضرب مبتني بر سيستم اعداد مانده اي با سرعت عمل بالا بر روي تراشه ي FPGA براي مجموعه پيمانه ي جديد { 1 - n - 1 2 & 1 - n 2 & 2 2 }

اشرف زاده امين نويسنده , ملاحسيني اميرصباغ نويسنده

20

پياده سازي , مجموعه پيمانه , عملگرهاي جمع و ضرب , سيستم اعداد مانده اي با سرعت عمل بالا , تراشه ي FPGA , زبان برنامه نويسي XILINX ISE DESIGN SUITE MODELSIM VERILOG , مجموعه پيمانه ي جديد { 1 - n - 1 2 & 1 - n 2 & 2 2 }

1395

اولين كنفرانس بين المللي چشم اندازهاي نو در مهندسي برق و كامپيوتر

فارسی

4327897

1395

1

20

1395