طراحي بهينه فيلتر يكدهي توان پايين براي مبدل آنالوگ به ديجيتال سيگما دلتا

مبدل ديالوگ به ديجيتال سيگما دلتا (Sigma-Delta Analogue-to-Digital Converter: SD-ADC) با فركانسي چند برابر نرخ نايكوئيست از سيگنال ورودي نمونه برداري كرده و با استفاده از فيلتر داخلي يك حلقه و بواسطه بهره گيري از فيلترهاي يكدهي (Decimation) خارج حلقه خطاي تبديل را به ميزان قابل توجهي كاهش مي دهد. بخش يكدهي مبدلهاي از جمله قسمتهاي تاثير گذار در حداكثر سرعت نمونه برداري و مصرف توان مبدلهاست كه وظيفه حذف خطاي كوانتيزاسيون رانده شده به خارج باند را بعهده دارد. از آنجا كه حجم پردازش سيگنال (و سخت افزار) مورد نياز در بخش يكدهي متناسب با نرخ نمونه هاي مورد پردازش بوده و از طرفي نرخ نمونه ها در بخش يكدهي به شيوه هاي متفاوتي امكان كاهش تدريجي دارد، طراحي فيلترهاي مربوطه مي تواند به منظور بكارگيري روش هاي پردازش سريع و همچنين كاهش توان مصرفي متناسب با سخت افزار و شرايط كاركرد مدار بهينه شود. اين مقاله نسبت به بررسي مشكلات بخش يكدهي مبدل مذكور و معرفي ساختار مناسب براي سيستمهاي توان پايين، سريع و با قابليت پياده سازي روي بلوكهاي FPGA مي پردازد. نتايج شبيه سازي هاي مقايسه اي برابر چند روش مختلف نيز ارائه خواهد شد كه مبين دلايل انتخاب روش ذكر شده مي باشد.