بررسي روش هاي كاهش توان مصرفي در تست مدارات VLSI

پديدآورندگان

امامي امين نويسنده , موذني شادي نويسنده

تعداد صفحه

7

كليدواژه

فعاليت سوليچينگ , توان مصرفي استاتيك و ديناميك , Stuck-at-fault , تستينگ , مرتب سازي دوباره بردار تست

عنوان كنفرانس

مجموعه مقالات دومين كنفرانس بين المللي برق

زبان مدرك

فارسی

چكيده فارسي

پيشرفت در تكنولوژي، موجب كاهش تدريجي اندازه محصولات گرديده و بنابراين به حداقل رساندن توان مصرفي در اين محصولات، مشكل جدي براي طراحان از جمله مهندسين تست شده است. مرتب سازي دوباره بردار تست براي به حداقل رساندن توان پويا در خلال تست مدارهاي تركيبي، يكي از اهداف تست با توان كم مي باشد. در اين مقاله به بيان روش هاي مختلف و الگوريتم هاي متفاوت و بررسي نتايج تجربي آنها در شناسايي بهترين بردار تست پرداخته و مرتب سازي بردارهاي تست به منظور حداقل رساندن فعاليت هاي سوئيچينگ در خلال تست انجام مي پذيرد. به صورت تجربي الگوريتم پيشنهادي بين 20% تا 50% كاهش را در فعاليت سوئيچينگ مدارات تركيبي خواهند داشت كه موجب بهبود ميزان توان مصرفي خواهد گرديد

شماره مدرك كنفرانس

1913295

سال انتشار

1390

از صفحه

1

تا صفحه

7

سال انتشار

0