طراحي و شبيه‌ سازي ضرب‌كننده سريال تپشي براي اعداد طولاني با VHDL

Design and Implementation of a High Speed Systolic Serial Multiplier and Squarer for Long Unsigned Integer Using VHDL

در اين كار روند طراحي و مدلسازي يك ضرب كننده سريال تپشي براي اعداد بدون علامت با كمك زبان توصيف سخت افزار VHDL بر روي FPGA بررسي مي شود. در اين روش حاصل ضرب به صورت كامل بدون وارد كردن كلمه صفر بين دو داده متوالي، روي خطوط خروجي ظاهر مي شود. ضرب كننده پيشنهادي بر اساس يك ضرب كننده سري/موازي كه با بهره وري 100% كار مي كند، پايه گذاري شده است، كه محاسبات قسمت كم ارزش و قسمت پرارزش حاصل در دو مرحله كه همپوشاني دارند، انجام مي شود. با حذف تعدادي از عناصر تاخير و نيز ادغام هر دو سلول مجاور در مدار مورد نظر، مدار به صورت تپشي كار خواهد كرد. ضمن اينكه با اعمال تغييراتي در ورودي موازي، هر دو ورودي مدار مي توانند به صورت سري اعمال شوند. از جنبه هاي مهم اين طرح اين است كه حاصلضرب به صورت كامل، سريع و بدون تاخير به دست مي آيد. در نتيجه براي ضرب اعداد طولاني به صورت پيوسته مناسب است. مدار پيشنهاد شده ضمن داشتن مزاياي ذكر شده از لحاظ حجم سخت افزار مورد نياز تفاوت چنداني با مدارهاي مشابه قبلي ندارد.

A systolic serial multiplier for unsigned numbers is presented which operates without zero words inserted between successive data words, outputs the full product and has only one clock cycle latency. The multiplier is based on a modified serial/parallel scheme with two adjacent multiplier cells. Systolic concept is a well-known means of intensive computational task through replication of functional units and their repetitive use. Digital signal processing applications often involve high-speed sequential data. Bit-serial processing in particular can result in efficient communications, both within and between VLSI chips because of the reduced number of interconnections required. Serial input multipliers have received considerable attention, particularly for hardwired VLSI algorithms used in signal processing application, due to their minimal chip area required for interconnections. Bit-serial architectures are often used in parallel systems with high connectivity to reduce the wiring down to a reasonable level. The conventional add-shift technique for multiplication, which uses a minimum number of gates, is inexpensive to implement, but too slow to achieve the desired result. Iterative array multipliers are needed to satisfy the high speed requirement of systems. With the advantage of high scale integration, the hardware is not regarded as a major obstacle in implementation.