طراحي يك سلول جديد بسيار توان پايين SRAM با بهبود حاشيه نويز خواندن

Design of a Novel Ultra-Low Power SRAM Cell with Improved Read SNM

امروزه حافظه‌هاي استاتيك يكي از قسمت‌هاي مهم مدارات ديجيتال مي‌باشند و به علت سرعت و قدرت مناسب، در ساخت پردازنده‌ها، به كارگرفته مي‌شوند. همچنين از حافظه‌هاي استاتيك به منظور ايجاد حافظه‌هاي نهان استفاده مي‌شود. با افزايش درخواست كاربردهاي باطري‌محور، توجه ويژه‌اي به متدهاي كاهش توان مصرفي بلوك‌هاي حافظه شده است. سلول‌هاي حافظه‌هاي استاتيك اغلب در مد نگهداري داده هستند. علاوه بر اين با بزرگ شدن سايز حافظه‌هاي استاتيك، توان استاتيك اهميت ويژه‌اي مي‌يابد و بخش بيشتر توان مصرفي را به خود اختصاص مي‌دهد، در نتيجه كاهش توان استاتيك در اولويت طراحي قرار مي‌گيرد. در اين مقاله يك سلول جديد حافظه ارائه شده است كه كاهش توان استاتيك را به همراه دارد. در اين طرح با قابليت مسير خواندن و نوشتن جداگانه، توان استاتيك نسبت به سلول سنتي شش ترانزيستوري %78/21 كاهش و حاشيه نويز استاتيك خواندن نسبت به سلول سنتي شش ترانزيستوري %202/59 افزايش يافته است. به منظور ارزيابي عملكرد سلول ارائه شده و مقايسه نتايج، شبيه‌سازي‌ها در تكنولوژيTSMC 130nm CMOS و تحت ولتاژ تغذيه 1/2 ولت صورت پذيرفته است.

Today static memories are one of important parts of digital circuits and due to appropriate speed and power are used to build embedded memories which are the SOC vital parts. Static memories are also used to create caches. With increased demand for battery driven applications, methods for reduce power consumption in the memory blocks receive special attention. Static memory cells are in hold mode most of the times, in addition when static memory size becomes large, static power will become significant and the most of power consumption will belong to it. Thus reduce static power becomes a priority. In this paper, a new low power SRAM with ability to separate read and write path is presented. The static power of proposed structure is reduced 78.21% than the conventional six-transistor cell, and read static noise margin is enhanced 202.59% rather than the conventional six-transistor cell. In order to evaluate the performance of the proposed cell and comparing the results, simulations are done in TSMC 130nm CMOS technology and the supply voltage of 1.2 V.