طراحي مدار ضرب كننده موازي علامت دار برگشت پذير با قابليت حفظ توازن

Design of Parity Preserving Reversible Signed Multiplier Circuit

يكي از چالش‌ها و محدوديت‌هاي مهم در طراحي مدارهاي پرتراكم، اتلاف توان ناشي از ترانزيستورهاي اين مدارها است. منطق برگشت‌پذير يكي از رويكردهاي نوين در كاهش اتلاف توان مدارهاي ديجيتال در حوزه محاسبات كوانتومي است. در اين مقاله طرحي بهبوديافته از يك مدار موازي ضرب‌كننده علامت‌دار 5بيتي با ويژگي حفظ توازن ارائه مي‌شود. مدارهاي برگشت‌پذير با قابليت حفظ توازن يك ويژگي مهم براي پياده‌سازي سيستم‌هاي تحمل‌پذير اشكال در حوزه فناوري نانو است. براي طراحي ضرب‌كننده پيشنهادي، يك بلوك 5×5 برگشت‌پذير به نام HBF براي طراحي يك جمع‌كننده كامل برگشت‌پذير با هزينه كوانتومي مناسب و يك دروازه 4×4 برگشت‌پذير به نام HBL ارائه شده‌اند. ساختار مدار ضرب‌كننده از دو بخش توليد حاصل‌ضرب‌هاي جزئي (PPG) و عملوندهاي چندگانه افزوده (MOA) تشكيل شده است. اين ساختار مبتني بر الگوريتم‌هاي Baugh-Wooley و درخت والاس بوده كه منجر به بهبود سرعت عمليات در ضرب‌كننده 5بيتي باينري براي اعداد علامت‌دار مي‌شود. مدارهاي پيشنهادي بر مبناي معيارهاي ارزيابي مهمي همچون هزينه كوانتومي، خروجي‌هاي بي‌اهميت و ورودي‌هاي ثابت، بهينه‌سازي شده و با مدارهاي موجود مقايسه مي‌شوند. هدف اصلي، كاهش هزينه كوانتومي، تعداد ورودي‌هاي ثابت و خروجي‌هاي بي‌اهميت در طراحي مدار ضرب‌كننده پيشنهادي است. نتايج ارزيابي و مقايسه نهايي نشان مي‌دهد كه ضرب‌كننده 5×5 پيشنهادي در اين پژوهش، 26% در هزينه كوانتومي، 9% در خروجي‌هاي بي‌اهميت و 9% در ورودي‌هاي ثابت نسبت به بهترين طرح‌هاي موجود، بهبود يافته است.

One of the major challenges and constraints in designing very large integrated circuits is the power dissipation of transistors. Reversible logic is one of the new paradigm in reducing the power consumption of digital circuits in the quantum computing field. In this paper, an improved design of a parallel 5-bit parity preserving reversible signed multiplier circuit is presented. Reversible circuit designs with parity preserving property are an important issue for the implementation of fault tolerant systems in nanotechnology area. To design of the proposed multiplier, the reversible full adder circuit using 5×5 reversible HBF block with low quantum cost, and the 4×4 reversible HBL gate, with parity preserving property are proposed. The structure of the multiplier circuit consists of two parts of the partial product generation (PPG) and multi-operand addition (MOA). This structure is based on Baugh-Wooley and Wallace-Tree algorithms, which results in improved speed of operation in a 5-bit multiplier for signed digits. The proposed circuits are optimized based on important evaluation issues such as quantum cost, garbage outputs and constant inputs, and also are compared with the existing circuits. The main goal is to reduce the quantum cost, the number of constant inputs and garbage outputs in the design of the proposed multiplier circuit. The results of the final evaluation and comparison shows that the proposed multiplier in this study is improved by 26% in quantum cost, 9% in garbage outputs and 9% in constant inputs relative to the best existing designs.