مقاوم‌سازي الگوريتم‌هاي رمزنگاري در داخل FPGA به كمك PLL

Countermeasure cryptography algorithm by PLL to FPGA

امروزه اشتراك اطلاعات در سيستم‌هاي مخابراتي و كامپيوترها نيازمند امنيت بسيار بالايي است. در اين ميان، حملات كانال جانبي همواره به‌عنوان يكي از چالش‌هاي امنيتي در رمزنگاري سيستم‌ها مي‌باشد، كه براي حمله به ادوات رمزنگاري ازجمله كارت‌هاي هوشمند بكار مي‌رود. در اين مقاله هدف ارائه طرح جديدي براي مقاوم‌سازي الگوريتم‌هاي رمزنگاري است كه به‌صورت سخت‌افزاري در FPGA پياده شده‌است. اساس اين طرح استفاده از حلقه فاز قفل شده PLL در الگوريتم‌هاي رمزنگاري AES مي‌باشد كه با به هم‌زدن ميزان توان مصرفي و زمان‌هاي اجراي بخش‌هاي مختلف الگوريتم، مقاومت الگوريتم‌هاي رمزنگاري را در برابر حملات توان بالا مي‌برد. اين روش از دو تكنيك masking و hiding براي حفاظت كليد خصوصي رمزنگاري استفاده مي‌كند، طرح پيشنهادي در تكنولوژي TSMC 65nm شبيه‌سازي شده و موفقيت قابل‌توجه نشان داده است، به‌طوري‌كه توانسته است در رمزنگاري AES با هزينه سربار 13% در فضاي اشغالي CMOS و افزايش 15 درصدي توان مصرفي، تنها فركانس كاري را به اندازه 2% كم كرده و امكان به دست آوردن كليد صحيح براي حمله‌كننده را بسيار سخت نمايد. همچنين، روش پيشنهادي بر روي FPGA پياده‌سازي شده‌است و نتايج رضايت‌بخشي بر روي تعداد قابل قبولي از نمودار توان به‌دست آمده‌است.

Now days, sharing data in communication systems and computers require high levels of Information security. Side channel attack is one of the methods which it is applied to attack cryptographic systems such as smart cards. In this paper, a new approach for countermeasuring cryptographic algorithms has been proposed and implemented on FPGA. The scheme is based on using Phase Locked Loop in AES algorithm which by disturbing power consumption pattern and execution time of different rounds, the resistance of the algorithm against power attack has been increased. Masking and hiding technique has been used to protect the encryption key. Overall, the proposed method has been simulated within TSMC 65nm technology platform and outstanding success has been obtained; in applying the technique to AES, the overhead was 13% in CMOS area, 15% in power consumption, 2% decrease in working frequency while finding the key became difficult for attackers. In addition, the proposed method has been implemented on FPGA and satisfactory results have been obtained for an acceptable number of samples of the power trace.