طراحي و توليد يك كد احراز اصالت سخت‌ افزاري با استفاده از تابع فيزيكي كپي ‌ناپذير داور و مدار مولد اعداد تصادفي بر روي تراشه FPGA

Design and Production of Hardware Authentication Code Using Physically Unclonable Functions and a Random Number Generator on FPGA

يكي از چالش‌هاي مهم در امنيت سخت ‌افزار مقابله با كپي‌سازي و استفاده از سخت‌افزارهاي جعلي به ­جاي سخت‌افزارهاي اصلي و واقعي است. يكي از مؤثرترين روش‌هاي مقابله با اين نوع حملات و محافظت از اصالت و امنيت فيزيكي بستر پياده‌سازي الگوريتم‌هاي رمزنگاري، استفاده از توابع كپي ­ناپذير فيزيكي يا پاف است. در اين مقاله تحقق عملي يك پاف سيليكوني مبتني بر مالتي پلكسر موسوم به پاف داور بر روي تراشه‌هاي FPGA از خانواده Xilinx و ايجاد يك كد تصادفي سخت‌افزاري براي احراز اصالت تراشه گزارش شده است. ابتدا با استفاده از پاف، يك هسته اوليه 32 بيتي تصادفي توليد شده كه از آن به‌عنوان مقدار اوليه يك شيفت رجيستر با بازخور خطي استفاده شده است. پس از آن با پياده‌سازي يك مولد اعداد تصادفي مبتني بر نوسان‌سازهاي حلقوي بر روي تراشه FPGA، جمع انحصاري خروجي‌هاي به ‌دست ‌آمده از شيفت رجيستر و مولد اعداد تصادفي و تصحيح دنباله خروجي با استفاده از تصحيح­ كننده وان نيومن يك كد 64 بيتي براي شناسايي منحصر به ‌فرد تراشه پياده‌سازي توليد شده است. طرح پياده‌سازي­شده به‌گونه‌اي است كه كد توليدشده به‌عنوان امضاي پاف را غيرقابل كپي‌سازي، غيرقابل مدل‌سازي و غيرقابل بازسازي مي‌سازد. نتايج پياده‌سازي نشان داد كه با استفاده مدار ذكرشده و مصرف تقريباً 15 درصد از سطح تراشه بورد استاندارد حملات كانال جانبي موسوم به ساكورا حاوي تراشه XC6SLX75 Spartan-6، قادر به توليد يك كد 64 بيتي تصادفي براي شناسايي تراشه و استفاده از آن در پروتكل‌هاي احراز هويت به‌ منظور تائيد اصالت سخت‌ افزار هستيم.

One of the most challenging issues in the field of hardware security is to protect the hardware from reverse engineering, counterfeiting and cloning. Using Physically Unclonable Functions (PUFs) is among the most efficient ways to improve security against these kinds of threats. In this work, we used a multiplexer-based or the so-called arbiter PUF to improve resilience of FPGAs from Xilinx family against these types of compromises. At first, a 32-bit random code was generated as the initial seed for a linear feedback shift register (LFSR). Then, a 64-bit unique authentication code was generated by XORing the outputs of the shift register and outputs of a ring oscillator-based random number generator and passing out the result from the Von Neumann corrector. The scheme is implemented in such a way that the generated code is robust against reverse engineering or modeling, and therefore is unrecoverable. The implementation results, on Side-Channel Attack User Reference Architecture (SAKURA G-II) which includes XC6SLX75 demonstrated that the design utilizes almost 15% of FPGA resources to generate a 64-bit unique authentication code.