طراحي يك فليپ‌فلاپ كم‌توان، پرسرعت و مصون از خطاي نرم براي فن‌آوري‌هاي نانومتري

Design of a Low-Power, High-Performance, and Soft-Error Immune Flip-flop for Nanometer Technologies

با كاهش ابعاد ترانزيستورهاي CMOS كه به‌منظور دست‌يابي به كارايي بيشتر است، آسيب‌پذيري مدارهاي منطقي ديجيتال در مقابل با خطاهاي نرم ناشي از برخورد ذرات پرانرژي در حال افزايش است. فليپ‌فلاپ‌ها يكي از عناصر مهم مدارهاي منطقي تركيبي بوده كه در مقابل تك‌رويداد واژگوني (SEU) و تك‌رويداد چندگره واژگوني (SEMU) بسيار آسيب‌پذير هستند. در اين مقاله، يك مدار فليپ‌فلاپ جديد مصون در برابر SEU و همچنين مقاوم در برابر SEMU، طراحي و ارزيابي شده است. در مقايسه با كارهاي مشابه قبلي، مدار پيشنهادي علاوه بر آن‌كه داراي هزينه‌هاي طراحي كمي است، داراي مصونيت در مقابل SEU و همچنين مقاومت بالا در مقابله با SEMU نيز مي‌باشد. اين مهم به كمك تحليل مداري و همچنين شبيه‌سازي‌هاي صورت‌گرفته تحقيق و نشان داده شده است. بر اساس نتايج حاصل از اين شبيه‌سازي‌ها، مدار فليپ‌فلاپ پيشنهادي در مقايسه با مدار فليپ‌فلاپ مشهور و پركاربرد MS-DICE، 20% توان مصرفي و 31% تأخير كمتري را پيشنهاد مي‌دهد. در ادامه اين مقاله، عملكرد مدار فليپ‌فلاپ پيشنهادي در مقابل تغييرات فرآيند، ولتاژ و دما (PVT) نيز مورد بررسي قرار گرفته و نشان داده شده كه اين مدار در مقابل تغييرات PVT نيز عملكرد قابل‌اطميناني از خود نشان مي‌دهد.

As CMOS transistors are scaling down to improve performance, vulnerability of digital logic circuits to soft errors caused by energetic particles are increasing. Flip-flops (FF) are of the main elements of sequential logic circuits that are very susceptive to single event upset (SEU) and single event multiple-node upset (SEMU). In this paper, a new FF circuit robust against transient faults of SEU and SEMU caused by high-energy particle strikes is designed and evaluated. In comparison with previous work, the proposed circuit offers a low design cost, while, it also has a high degree of robustness against SEU/SEMU. This achievement is discussed and also evaluated by the simulations carried-out. Simulation results reveal that, the proposed circuit offers 20% improvement in power consumption and also 31% in delay as compared to the well-known and widely used MS-DICE FF. The effects of process, voltage, and temperature (PVT) variations on the performance of the proposed FF are also investigated and it is shown that this circuit has a reliable operation in the presence of PVT variations as well.