طراحي و بهينه‌سازي يك تمام جمع‌كنندۀ تقريبي مبتني بر ترانزيستورهاي نانولولۀ كربني و بررسي كاربرد آن در پردازش تصوير ديجيتال

Design and optimization of an Approximate Full-adder Based on CNTFETs and its application in image processing

با توجه به افزايش چشمگير حجم داده‌هاي پردازشي و نياز به سرعت بيشتر در پردازش آنها، به استفاده از روش‌هاي نوين در طراحي مدارهاي ديجيتال توجه شده است. نظر به اهميت مصرف توان در وسايل الكترونيكي، طراحي مدارهايي ضروري است كه به كاهش مصرف توان، مساحت و نيز افزايش سرعت پردازنده‌ها منجر شود. استفاده از محاسبات تقريبي در كنار ترانزيستورهاي نانولولۀ كربني، يكي از روش‌هاي مطرح‌شده در اين حوزه است. با توجه به اهميت مدارهاي جمع‌كننده در پردازنده‌هاي پردازش سيگنال ديجيتال، در اين مقاله يك مدار تمام جمع‌كنندۀ تقريبي با استفاده از ترانزيستورهاي CNTFET مدل استنفورد 32 نانومتر طراحي شده كه ازنظر پارامترهاي توان، تأخير، حاصل‌ ضرب توان در تأخير و تعداد ترانزيستورها بهينه‌سازي شده است. مقايسۀ اين مدار با مدارهاي پيشنهادشده در سال‌هاي اخير با استفاده از نرم‌افزار HSPICE انجام شده است. نتايج نشان دادند تأخير طرح پيشنهادي داراي كمترين مقدار با بهبود حداكثر 87% در معيار حاصل ضرب توان در تأخير است. همچنين نتايج شبيه‌سازي در خازن‌هاي بار، ولتاژهاي تغذيه و تغييرات فرآيندي نشان‌دهندۀ عملكرد پذيرفتني طرح پيشنهادي در شرايط گوناگون است. براي بررسي بهتر عملكرد تمام جمع‌كنندۀ پيشنهادي از كاربرد پردازشي مقاوم به خطاي جمع تصاوير در نرم‌افزار متلب استفاده شده است.

Novel digital circuit design methods are vital due to the significant increase in data that requires fast processors. No doubt, power consumption is an essential factor in electronic devices. Hence, the design of low-power, area-efficient, and high-performance circuits is crucial. Approximate computing as a promising method for designing efficient circuits in addition to applying CNTFETs can be an excellent solution for the concerns mentioned above. In this article, according to the full adder’s importance in DSP processors, a new approximate full adder based on 32nm Stanford CNTFET model is proposed and optimized in terms of power consumption, delay, PDP, and the number of transistors. HSPICE is applied to compare this new design with state-of-art articles. The simulation results indicate that the proposed design has not only the least delay but also shows an 87% improvement in PDP achieved. Various simulations applying different load capacitors, supply voltages, and process variations demonstrate the acceptable functionality of proposed approximate full-adder in different situations. Image addition simulation using MATLAB is applied to assess the performance of the proposed design in a real error-resilient application.