طراحي جديد براي جمع‌كننده كامل تك بيتي با سرعت بالا و حجم و توان مصرفي پايين در پردازنده‌هاي سيگنال ديجيتال

A new design of low power and high-speed 1-bit full adder cells for digital signal processors

مدارات محاسباتي، از جمله جمع‌گرها به عنوان زير ساخت مهمي براي طراحي بسياري از كاربردها نظير فيلترهاي تطبيقي، مدولاتورها، كنترلرهاي منطق فازي به كار مي‌آيند، مداراتي كه در بسياري از صنايع از جمله ارتباطات راه دور، صنايع مخابراتي، صنايع نظامي و انتظامي و صنايع پزشكي مورد استفاده قرار مي‌گيرند. داشتن يك طراحي ايده آل و بهينه به منظور افزايش سرعت عملكرد و كاهش توان مصرفي و سطح گيت اشغالي مي‌تواند در جهت رشد و پيشرفت صنايع از اهميت بالايي برخوردار باشد. در اين مقاله با هدف افزايش سرعت و كاهش فضاي اشغالي بر روي تراشه، طراحي جديدي براي جمع‌كننده كامل تك بيتي پيشنهاد شده است، مدار پيشنهادي حداكثر با استفاده از 10 ترانزيستور در تكنولوژي CMOS 0.18 μm، پياده‌سازي شده است. اين طراحي در مقايسه با طراحي‌هاي استاندارد داراي سرعت بالاتر و توان مصرفي كمتري مي‌باشد. نكته‌اي كه در اين طراحي مورد توجه قرار گرفته است حذف تمام گيت‌هاي NOT از مسير بحراني است كه باعث افزايش سرعت پياده‌سازي مي‌شود، در اين روش تعداد و ظرفيت خازن‌هاي داخلي كاهش مي‌يابد علاوه بر آن حذف جريان اتصال كوتاه باعث كاهش مصرف توان مي‌شود. نتايج شبيه‌سازي در مقايسه با پياده‌سازي‌هاي اخير برتري‌هاي آن را نشان مي‌دهد. در اين مقاله از ولتاژ تغذيه 1/8 ولت، دما 27 درجه سانتي‌گراد و گوشه‌ها به طور پيش فرض TT استفاده شده است. نرم افزار مورد استفاده در اين مقاله Cadence IC Design مي‌باشد كه صرفه جويي در مصرف انرژي را تا ميزان 9% نشان مي‌دهد.

Computational circuits, including full adders, are used as an important base for the design and implementation of many applications such as adaptive filters, modulators, and fuzzy logic controllers. Having an optimal design with the aim of increasing the speed and reducing the power consumption can be the reason for the progress of industries and also improve the military power of the country. This article provides a new implementation for a 1-Bit Full-Adder Cell with 10 CMOS transistors. This design presents a higher speed and lowers power consumption compared to other standard 1-bit full adder cells. Eliminating an inverter from the critical path accounts for its high speed while reducing the number and magnitude of the cell capacitances, in addition to eliminating the short circuit power component, account for its low power consumption. The simulation results show the advantages of the proposed design. In this paper, 0.18 μm technology, temp = 27 °C, a 1.8 V power supply, and TT corner are used. The software used in this article is Cadence IC Design, which will show the proposed circuit will save 9% of energy consumption.