ﺣﺎﻓﻈﮥ دﺳﺘﺮﺳﯽ ﺗﺼﺎدﻓﯽ ﭘﻮﯾﺎي ﺟﺎﺳﺎزي ﺷﺪه ﺑﺮ ﻣﺒﻨﺎي ﺳﻠﻮل ﺑﻬﺮه 5 ﺗﺮاﻧﺰﯾﺴﺘﻮري، ﺑﻪ ﺻﻮرت ﮐﻢﺗﻮان و ﺑﺎ زﻣﺎن ﻧﮕﻬﺪاري ﺑﺎﻻ در ﻓﻨﺎوري ﻫﺎي ﻓﯿﻦ ﻓﺖ ﮐﻤﺘﺮ از 22 ﻧﺎﻧﻮﻣﺘﺮ

Ultra-low-power FinFET-based 5T GC-eDRAM with High Retention Time in sub-22 nm

در اين مقاله، يك سلول GC-eDRAM 5 ترانزيستوري در فناوري فين‌فت ارائه مي‌گردد. اين حافظه، با به‌كارگيري هر دو نوع ترانزيستورهاي نوع p و نوع n براي حذف اثر كوپلاژ خازني، استفاده تركيبي از ولتاژهاي آستانه و نيز بهره‌گيري از اثر پشته جهت بهبود مصرف توان ايستا، طراحي شده است. به منظور دستيابي به زمان نگهداري بالا، از ترانزيستورهاي كم‌توان در مسير خرابي داده به صورت سري استفاده شده تا جريان نشتي عبوري از اين مسير به دليل اثر پشته، كاهش يافته و مصرف توان ايستا كم شود. در نتيجه خرابي كندترِ داده‌هاي يك و صفر، زمان نگهداري داده بهبود يافته و بنابراين فركانس نوسازي، توان نوسازي و توان نگهداري كاهش خواهد يافت. سلول پيشنهادي داراي ساختار نوين بوده و داراي بالاترين زمان نگهداري داده و كمترين توان ايستا و توان نگهداري در بين ساختارهاي GC-eDRAM مشابه است؛ از اين رو همزمان در طبقه‌بندي‌هاي فوق توان پايين و پرسرعت قرار دارد. سلول پيشنهادي در تمام ابعاد كمتر از 22 نانومتر و با استفاده از نرم‌افزار HSPICE شبيه‌سازي شده است و در گرۀ فناوري 20 نانومتر، نسبت به سلول 4 ترانزيستوري، در فناوري 28 نانومتر FD-SOI، 195برابر زمان نگهداري، 80% كاهش مصرف توان ايستا و 48% كاهش مساحت را نشان مي‌دهد.

In this paper, we present a 5T GC-eDRAM cell in FinFET technology. The memory structure is designed utilizing both p and n-type transistors to eliminate the clock feedthrough, multiple threshold voltages, and stack effect, thus lowering static power consumption. In the data path, a series of low power transistors are used to minimize the leakage current due to the stack effect. This allows achieving higher retention time and low static power consumption. The improved data retention time and reduced refresh frequency, refresh power, and retention power will be achieved, due to the slower failure of data 1 and 0. Our design has a new structure, high data retention time, as well as a low static and retention power among GC-eDRAMs with similar structures. The cell is, therefore, simultaneously classified as ultra-low-power and high-speed. Simulations of the proposed cell were performed at all dimensions less than 22 nm using the Hspice software. Compared to a 4T cell in 28 nm FD-SOI technology, the proposed cell in 20 nm FinFET has 195 times higher DRT, 80% lower static power consumption, and 48% smaller cell area.