يك مبدل آنالوگ به ديجيتال ثبات تقريب متوالي با آلگوريتم بهبود يافته براي كاهش عناصر مبدل ديجيتال به آنالوگ خازني

A SAR ADC with Improved Algorithm for Reduction of Capacitive DAC Elements

در اين مقاله يك مبدل آنالوگ به ديجيتال (ADC) هشت بيتي كه با استفاده از يك ثبات تقريب متوالي (SAR) بهبود يافته طراحي شده، معرفي مي‌شود. در ساختار پيشنهادي مبدل SAR از انتگرال‌گيري كه با يك مبدل ديجيتال به آنالوگ (DAC) ادغام شده، استفاده مي‌شود. وجود انتگرال‌گير در ورودي ADC نياز به مدار نمونه‌بردار و نگهدار را برطرف كرده و براي توليد سطوح مختلف ولتاژ در DAC از آن استفاده مي‌شود. بدين ترتيب آلگوريتم تقريب متوالي طوري در ساختار پيشنهادي طوري بهبود يافته كه با تعداد خازن هاي كمتري در DAC، سطوح ولتاژ مورد نياز فراهم مي‌شوند. بنابراين با يك آرايه خازني كاهش يافته در DAC پيچيدگي مدار كاسته شده و سطح سيليكون كمتري اشغال مي‌شود. مبدل پيشنهادي عمليات تبديل ورودي آنالوگ را به كد ديجيتال در 10 پالس ساعت به اتمام مي‌رساند. براي بررسي روش پيشنهادي، مدار مربوط به مبدل SAR در سطح ترانزيستوري با استفاده از تكنولوژي CMOS 0.18 ميكرومتر با ولتاژ تغذيه 1.8 ولت طراحي و شبيه‌سازي شده است. نتايج شبيه‌سازي نشان مي‌دهند كه نسبت سيگنال به نويز و اعوجاج براي پهناي باند ورودي 640 كيلوهرتز 48.3 دسي‌بل، بيت موثر 7.74 بيت و مصرف توان 0.85 ميلي وات مي‌باشند.

This paper presents an 8-bit analog-to-digital converter (ADC) designed using an improved successive approximation Register(SAR). The proposed structure of the SAR converter uses an integrator embedded with a digital-to-analog converter (DAC). The presence of an integrator at the input of the ADC eliminates the need for a sample and hold circuit and is used to generate different voltage levels in the DAC. Thus, the successive approximation algorithm in the proposed structure has been modified to provide the required voltage levels with a few number of capacitors in the DAC. Therefore, the complexity of the circuit is reduced and less silicon is occupied due to a reduced capacitive array in DAC. The proposed ADC completes the analog input to digital code conversion in 10 clock pulses. In order to study the proposed method, the SAR ADC is designed and simulated at the transistor level in 0.18 μm CMOS technology at 1.8 V supply voltage. The simulation results show that the ratio of signal to noise and distortion (SNDR) for input bandwidth of 640 kHz is 48.3 dB, effective number of bit (ENOB) and power consumption are 48.3 dB, 7.74 bits and 0.85 mW, respectively.