طراحي حلقه قفل تاخير كم نويز با استفاده از مدار پمپ بار متقارن

در اين مقاله، مدار جديدي براي بلوك پمپ بار (CP) براي كاربرد در حلقۀ قفل تأخير ((DLL طراحي و سپس با استفاده از نرم افزار 2008 ADS بر مبناي فناوري µm 18/0TSMC CMOSRF و ولتاژ تغذيۀ 8/1 ولت در سطح ترانزيستور شبيه سازي شده است. با استفاده از DLL مي توان هم زماني دقيقي بين سيگنال هاي كلاك داخلي و خارجي ايجاد كرد. در اين مقاله، حلقۀ قفل تأخيري شبيه‌سازي شده است كه در آن به كمك مدار CP پيشنهادي مشكل عدم تطبيق جريان ها تا حد زيادي مرتفع شده و در نتيجه جيتر و خطاي فاز استاتيكي در حد مطلوبي كاهش يافته است، به گونه اي كه در نهايت جيتر مؤثر psec 7/3 در MHz920 حاصل گرديد. در اين حلقه، با وجود اين كه سيگنال‌هاي UP و DN در هر دورۀ تناوب متناسب با ناحيۀ كور فعال هستند، اما جريان قابل توجهي در خروجي CP جاري نمي‌‌شود، زيرا در آن سيگنال‌هاي UP و DN در محل منبع جريان قرار دارند و با روشن شدن هر كدام امكان انتقال جريان به خروجي مربوط به خودش در CP فراهم مي‌شود. در عين حال، مانع انتقال جريان مربوط به كليد ديگري در صورت روشن شدن آن مي‌شود.