طراحي مدار ديجيتال فوق كم توان براي دريافت و كدگشايي سيگنال فعالسازي گره هاي بيسيم در فناوري اينترنت اشيا

در اين مقاله ساختاري جديد از آدرس ديكودرها (Address Decoder) بر مبناي فليپ فلاپ (Flip Flop) براي بخش بيداركننده سخت‌افزارهاي بيسيم كه با جذب انرژي محيط روشن نگاه داشته مي شوند، ساختار پيشنهادشده براي آدرس ديكودر ديجيتال فوق كم‌توان در مقايسه با ساختار آدرس ديكودر ديجيتال متداول بسيار كم‌توان بوده و در سيستم‌هايي با طول آدرس بلندتر و نرخ داده بالاتر به همان ميزان توان مصرفي پايين خواهد داشت. به‌منظور كاهش توان مصرفي، در ساختار پيشنهادي از مدار ديجيتال با ساختار ترتيبي و مدار‌هاي مقايسه‌گر و فعال‌گر و طراحي حالت خواب براي فليپ فلاپ‌ها استفاده‌ شده است و ميزان تأخير فعال شدن فليپ فلاپ‌ها جهت محاسبه‌ تأخير در پاسخ‌دهي مدار بر اساس ميزان توان ايستا ناشي از روشن بودن ماسفت‌ها بررسي مي‌شود. شبيه‌سازي ساختارهاي پيشنهادي بر اساس فناوري nm CMOS 32 با ابزار شبيه‌سازي Hspice نشان مي‌دهد كه در ساختارهايي با طول آدرس 64 بيت و نرخ داده ورودي 100 كيلوبيت بر ثانيه در مقايسه با ساختار متداول بيش از 90% كاهش توان مصرفي خواهيم داشت. همچنين مقايسه نتايج باكارهاي مشابه و اضافه كردن بخش‌ گيرنده‌ي مخابراتي از كارهاي مشابه كاهش 50% از توان مصرفي سيستم بيداركننده را گزارش مي‌دهد.