حلقه قفل تاخير پهن باند با پمپ بار خودتنظيم و بدون مشكل عدم تطبيق

Wide Band Delay-Locked-Loop with Self-Biased Mismatch-Free Charge-Pump

براي داشتن نرخ داده با پهناي باند وسيع بين قطعات الكترونيكي نياز به استفاده از تكنولوژي پيشرفته مديريت كلاك مانند حلقه قفل تاخير ((DLL مي باشد. با استفاده از DLL مي توان هم زماني دقيقي بين سيگنال هاي كلاك داخلي و خارجي ايجاد كرد. در اين مقاله، يك DLL مناسب براي سيستم‌هاي واسطه سرعت بالا در حافظه‌ها و I/Oها با استفاد از تركيب مدارهاي ديجيتال و آنالوگ، طراحي و سپس با استفاده از نرم افزار 2008 ADS بر مبناي تكنولوژي µm 18/0TSMC CMOSRF و ولتاژ تغذيه 8/1 ولت در سطح ترانزيستور شبيه سازي شده است. در طراحي آن روش قفل با دو دوره تناوب براي افزايش بازه فركانس ورودي خط تاخير به كار رفته است. علاوه برآن مدار جديدي براي بلوك پمپ بار معرفي شده است كه به كمك آن مشكل عدم تطبيق جريان ها حل شده و در نتيجه جيتر و خطاي فاز استاتيكي در حد مطلوبي كاهش يافته است. در نهايت حلقه قفل تاخيري با پهناي باند مفيد MHz540 و جيتر موثر psec1/4 در MHz820 حاصل شده است، كه در آن اتلاف توان نيز كاهش قابل توجهي پيدا كرده است، به طوري كه توان مصرفي حلقه در فركانس MHz820 برابر mW 13/4 مي باشد.

Almost all logic systems have a main clock signal in order to provide a common timing reference for all of the components in the system. Supporting the highest bandwidth data rates among devices requires advanced clock management technology such as delay-locked loops (DLLs). The DLL circuitry allows for very precise synchronization of external and internal clocks. In this paper a low jitter and wide operation range Mixed-Mode Delay Locked Loop is presented. A multiperiod-locked technique is used to enhance the input frequency Range. Moreover, a new CP is proposed to suppress mismatch problem in single ended CPs. In this way jitter and static phase error specifications have been improved. The designed circuit has been simulated in ADS software, using TSMC 0.18 um CMOS process at 1.8V supply voltage. Simulation results show that the frequency range of the suggested DLL is from 170 to 1100 MHz. The rms jitter and power dissipation of the designed circuit at 1100 MHz are 3.3 psec and 4.554 mW, respectively.