يك راهكار جديد براي كاهش جريان نشتي در كليد هاي CMOS

A New Technique for Reduction of Leakage Current of CMOS Switches

كليد هاي CMOS يكي از ساختارهاي اصلي و تاثيرگذار مدارهاي الكترونيكي به شمار مي روند و به طور گسترده در مدارهاي آنالوگ كاربرد دارند. يكي از شاخصه هاي غير ايده آل اين كليدها مقاومت حالت خاموش و جريان نشتي معكوس آنها است. به منظوركاهش جريان نشتي كليدهاي ماسفت و در نتيجه آن افزايش مقاومت حالت خاموش كليد، يك روش جديد در اين مقاله ارايه شده است. اين راهكار با بهره برداري از اثر بدنه و افزايش ولتاژ آستانه مي تواند براي مدارهاي پرتونگاري (توموگرافي) خازني استفاده شود. ساختار ارايه شده علاوه بر كاهش جريان نشتي معكوس، باعث كاهش خازن هاي پارازيتي كليد، كاهش جريان نشتي ناشي از پديده Punch-Trough و رسيدن به مقاومت حالت روشن پايين تر نيز مي شود. نتايج شبيه سازي با استفاده از نرم افزارHSPICE بدست آمده و براي آن از يك نمونه مدل تجاري با طول كانال 0.18?m استفاده شده است. نتايج شبيه سازي نشان مي دهد كه جريان نشتي معكوس نسبت به كليد NMOS، بيش از چهار برابر و نسبت به كليد بوت استرپ بيش از سه برابر كمتر شده است. علاوه بر آن كليد پيشنهادي رفتار دمايي پايدارتر و تغييرات كمتري در گوشه هاي پروسه دارد.

CMOS switches are one of the main components of todayʹs analog circuits. Among the many types of non-idealities that can affect the performance of the switch, its leakage current is of utmost importance. In order to reduce the leakage current or equally increase the OFF resistance of any switch, a novel technique is presented in this paper. The proposed technique employs the body effect to increase the threshold voltage and it can be used at high-frequency or low-frequency switching circuits. In addition to the leakage current reduction, the presented technique also decreases the parasitic capacitance of the switch and the leakage current caused by the punch-through effect. The proposed switch is simulated by HSPICE using a commercial 0.18?m CMOS technology. Simulation results show more than 400% reduction in the leakage current compared to the NMOS switch and more than 300% reduction compared to the boot-strapped switch.