كاهش نرخ خطاي نرم چندگانه مدارهاي تركيبي مبتني بر اندازه گذاري دروازه ها بر مبناي پارامتر حساسيت

Multiple-Event Soft Error Reduction of Combinational Circuits Using Gate Sizing Based on Sensitivity Parameter

يكي از مهم ترين چالش ها براي سيستم هاي ديجيتال در مقياس نانو، كاهش قابليت اطمينان ناشي از افزايش نرخ خطاي نرم اين سيستم ها مي باشد. با رسيدن ابعاد تكنولوژي CMOS به مقياس نانو، نرخ خطاي گذراي چندتايي ناشي از برخورد يك ذره پرانرژي به سطح تراشه ها بيش از نرخ خطاي گذراي تك رخدادي خواهد بود. بنابراين، در فرآيند طراحي اين سيستم ها، تكنيك هاي بهينه سازي بايد به صورت آگاه از خطاهاي گذراي چندتايي انتخاب شوند. در اين مقاله، چارچوبي جديد براي بهبود تحمل پذيري مدارهاي تركيبي در برابر خطاهاي چندتايي ارائه شده است. در اين چارچوب، با اندازه گذاري مجدد دروازه هاي حساس، پوشش الكتريكي اين دروازه ها افزايش داده شده است و از اين طريق، نرخ خطاي نرم چندتايي مدارهاي تركيبي بهبود يافته است. نتايج به دست آمده از آزمايش هاي تجربي بر روي مدارهاي محك ISCAS’85 نشان مي دهد كه اندازه گذاري مجدد دروازه ها در حضور همزمان گذارهاي چندرخدادي و تك رخدادي با استفاده از چارچوب پيشنهادي، موجب بهبود 4X نرخ خطاي نرم مدار در مقايسه با پيش از اندازه گذاري دروازه هاي مدار و همچنين بهبود 2X نرخ خطاي نرم مدار در مقايسه با زماني خواهد بود كه اندازه گذاري دروازه ها تنها در حضور گذارهاي تك رخدادي انجام مي گيرد؛ درحالي كه سربار مساحت ناشي از دو روش يكسان مي باشد.

The aggressive device scaling and exponential increase in transistor counts of a chip have increasingly made the modern integrated circuits more susceptible to soft errors. Soft errors are caused by strikes from energetic particles such as neutrons and alpha particles. With the emerging nanoscale CMOS technology, Multiple Event Transients (METs) originated from radiation strikes are expected to become more frequent than Single Event Transients (SETs). So in design process of such circuits, optimization techniques are required to be aware of multiple-event transient faults. In this paper, a new framework to improve the tolerability of combinational circuits against METs is provided. In this context, by resizing the sensitive gates, electrical masking of the gates are increased and thus, the Soft Error Rate (SER) of the combinational circuit is improved. The experimental results on ISCAS’85 benchmark circuits show that using the proposed framework, which considers METs, leads to 4X improvement in SER of the circuits compared the original circuit. Also 2X improvement in circuit SER is achieved when only SETs are taken into consideration for gate sizing