طراحي، شبيه سازي و ارزيابي يك سلول تمام جمع كننده سه ارزشي برمبناي ترانزيستورهاي نانولوله كربني - نسخه چهار: بهبود سرعت، مصرف توان و تحمل پذيري نويز

Design, Simulation and Evaluation of a 3-valued Full Adder Cell Based on Carbon Nanotube Transistors. Version IV: Improving the Speed, Power Consumption and Noise Tolerance

با توجه به لزوم ادامه روند مجتمع سازي با بهره گيري از فناوري هاي نوين و نقش بيبديل جمع كننده ها در سيستمهاي VLSIو همچنين مزاياي بيشمار منطق چند ارزشي، دستاوردهاي اين مقاله در راستاي بهبود بخشيدن به سرعت، مصرف توان و حاشيه نويز جمع كننده هاي سه ارزشي مبتني بر ترانزيستورهاي نانولوله كربني هدف گذاري شده است. در اين ميان اما كاهش حاشيه نويز بر اثر استفاده از منطق چند ارزشي قابل تامل به نظر ميرسد، لذا لزوم استفاده حداكثري از فضاي ولتاژ كاري و فراهم آوردن حداكثر بازه قابل دسترس براي هر منطق به فراخور ظرفيتهاي موجود به منظور افزايش تحمل پذيري مدار در برابر نويز ضروري به نظر ميرسد. از اين رهگذر بر آن شديم تا طرح پيشنهادي نه تنها داراي تاخير و توان مصرفي مناسب باشد، بلكه از مصونيت مناسبي در برابر نويز نيز برخوردار باشد. در كنار اين موضوع، ما بر روابط رياضي حاكم بر ترانزيستورهاي نانولوله كربني نيز مروري خواهيم داشت

Considering the need to continue constructing complexes using modern technologies, the significant role of full adders in VLSI systems and the numerous benefits of multiple-valued logic, the achievements of this paper have been aimed at improving the speed, power consumption and noise margin of 3-valued full adders based on carbon nanotube transistors. However, noise reduction due to the use of ternary logic seems questionable; therefore, it seems necessary to make the maximum use of the working voltage space and provide the maximum available range for each logic depending on the available capacities in order to increase the circuit tolerance against noise. With this in mind, we have tried to propose a project not only with suitable lag and power consumption, but also with good noise immunity. Besides, we will also review the mathematical relations governing carbon nanotube transistors.